檢索結果：共27筆資料 檢索策略： "Yi-Yu Liu".ecommittee (精準) and cdept.raw="電機工程系"
個人化服務 ：
排序：
每頁筆數：
已勾選0筆資料
1
由於製程的進步讓電晶體的面積越來越小，使得晶片上的電晶體數量呈現指數趨勢的成長，導致在進行電壓降分析時需要消耗大量的時間和資源。而近年來，機器學習發展十分迅速，有許多機器學習的方法被應用在預測電壓降…
2
邏輯鎖定是一種用於矽智財、積體電路的保護技術，防止硬體安全問題。近年，受惠於硬體製造技術的進步以及在機器學習中的應用，臨界值邏輯再次引起了學術界的關注。儘管有許多用於臨界值邏輯的電子設計自動化技術，…
3
在使用商業軟體進行動態電壓降 (Dynamic IR drop) 分析時非常地耗時， 而在實際應用中，需要大量的測試向量來驗證電路的電源完整性。在這篇 論文中，我們提出了一種基於機器學習 (Mach…
4
在先進半導體製程中，佈局特徵的急劇縮小對電路延遲和電子遷移（EM）現象產生了重大影響。近來，網狀式堆導通孔（MSV）被提出作為改善電路時序和信號完整性的解決方案，每個MSV都是由平行金屬線和導通孔組…
5
隨著近代積體電路的製程不斷演進，導線的阻抗的影響以及其造成的訊號延遲的影響也顯著的提高。為了解決這個問題，一種新的灌孔構造──「階梯式灌孔」(Via Ladder)被提出。然而，在繞線階段前的階梯式…
6
隨著積體電路技術的快速演進，PCB(Printed Circuit Board，印刷電路板)電路設計複雜度顯著的增加，現今一個密集的 PCB 板涵蓋了數以千計的接腳(Pin)和信號線(Signal …
7
電路時序延遲逐漸成為決定電路效能的重要因素，時鐘樹的設計也日益重要。樹狀結構時鐘樹(tree-based clock network)由於擁有容易實現與分析的優勢，因此特別適合用於規模較小之晶片實作…
8
隨著先進製程快速發展下，佈局圖案(Layout pattern)更容易受到製程變異(Process variation)的影響，其中有些佈局圖案雖然能通過設計法則驗證(Design rule che…
9
多電子束微影 (Multiple E-beam Lithography) 作為最有希望的次世代微影技術(Next Generation Lithography)，可用來解決傳統電子束的低產量問題。在…
10
現今超大型積體電路(VLSI)設計為了滿足電路對於性能、面積和功率消耗嚴格的要求，如何在設計流程早期階段提供準確的功率消耗估算，對於現代超大型積體電路設計中晶片上系統(SoC)的設計探索和驗證至關重…